module tl2_8 (
   d11,
   d10,
   s1,
   d01,
   d00,
   s0,
   rst,
   q1,
   q0,
   dn
);

   input [7:0] d11;
   input [7:0] d10;
   input s1;
   input [7:0] d01;
   input [7:0] d00;
   input s0;
   input rst;
   output [7:0] q1;
   output [7:0] q0;
   output dn;
   wire [7:0] minterm;

   tl2_1 I5 (d11[7], d10[7], s1, d01[7], d00[7], s0, rst, q1[7], q0[7], minterm[7]);
   tl2_1 I6 (d11[6], d10[6], s1, d01[6], d00[6], s0, rst, q1[6], q0[6], minterm[6]);
   tl2_1 I7 (d11[5], d10[5], s1, d01[5], d00[5], s0, rst, q1[5], q0[5], minterm[5]);
   tl2_1 I8 (d11[4], d10[4], s1, d01[4], d00[4], s0, rst, q1[4], q0[4], minterm[4]);
   tl2_1 I0 (d11[3], d10[3], s1, d01[3], d00[3], s0, rst, q1[3], q0[3], minterm[3]);
   tl2_1 I1 (d11[2], d10[2], s1, d01[2], d00[2], s0, rst, q1[2], q0[2], minterm[2]);
   tl2_1 I2 (d11[1], d10[1], s1, d01[1], d00[1], s0, rst, q1[1], q0[1], minterm[1]);
   tl2_1 I3 (d11[0], d10[0], s1, d01[0], d00[0], s0, rst, q1[0], q0[0], minterm[0]);
   done_8 I4 (minterm[7:0], dn);
endmodule

