module detl2_4 (
   d1,
   d0,
   s1,
   s0,
   q11,
   q10,
   q01,
   q00,
   dn
);

   input [3:0] d1;
   input [3:0] d0;
   input s1;
   input s0;
   output [3:0] q11;
   output [3:0] q10;
   output [3:0] q01;
   output [3:0] q00;
   output dn;
   wire [3:0] minterm;

   detl2_1 I0 (d1[3], d0[3], s1, s0, q11[3], q10[3], q01[3], q00[3], minterm[3]);
   detl2_1 I1 (d1[2], d0[2], s1, s0, q11[2], q10[2], q01[2], q00[2], minterm[2]);
   detl2_1 I2 (d1[1], d0[1], s1, s0, q11[1], q10[1], q01[1], q00[1], minterm[1]);
   detl2_1 I3 (d1[0], d0[0], s1, s0, q11[0], q10[0], q01[0], q00[0], minterm[0]);
   done_4 I4 (minterm[3:0], dn);
endmodule

